特許

J-GLOBAL ID：200903089745056810

半導体記憶装置

発明者： 中村 寛 ,  有留 誠一 ,  今宮 賢一 ,  大平 秀子 ,  竹内 健 ,  清水 和裕 ,  成田 一仁
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-187398
公開番号（公開出願番号）：特開2000-022113
出願日： 1998年07月02日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができる半導体記憶装置を提供することを目的としている。【解決手段】メモリセルM1 〜M8 を複数個接続した第1のメモリセルユニットにより構成された第1のブロック2-0,2-Nと、メモリセルM1 〜M8 を複数個接続した第2のメモリセルユニットにより構成された第2のブロック2-1〜2-(N-1)とを有し、両端に前記第1のブロックを、他の部分には前記第2のブロックを配設してメモリセルアレイ2を構成している。そして、前記第1のメモリセルユニットの前記メモリセルアレイ端側の構成が前記第2のメモリセルユニットと異なることを特徴とする。メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。

請求項（抜粋）：

メモリセルを複数個接続した第1のメモリセルユニットにより構成された第1のブロックと、メモリセルを複数個接続した第2のメモリセルユニットにより構成された第2のブロックとを有し、両端に前記第1のブロックを、他の部分には前記第2のブロックを配設してメモリセルアレイを構成してなり、前記第1のメモリセルユニットの前記メモリセルアレイ端側の構成を前記第2のメモリセルユニットと異ならせたことを特徴とする半導体記憶装置。

IPC (6件)：

H01L 27/115 ,  G11C 16/04 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  G11C 17/00 622 E ,  H01L 29/78 371

Fターム (27件)：

5B025AA01 ,  5B025AC01 ,  5B025AE08 ,  5F001AA01 ,  5F001AB08 ,  5F001AD05 ,  5F001AD12 ,  5F001AD19 ,  5F001AD21 ,  5F001AD41 ,  5F001AD52 ,  5F001AD53 ,  5F001AE08 ,  5F001AG09 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083EP77 ,  5F083EP78 ,  5F083EP79 ,  5F083ER21 ,  5F083KA06 ,  5F083KA20 ,  5F083LA11 ,  5F083ZA28