特許

J-GLOBAL ID：200903089761035009

MPUのトレース装置

発明者： 櫛田 稔 ,  小崎 憲一
出願人/特許権者： 日立電子エンジニアリング株式会社
代理人 (1件)： 梶山 佶是 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-134295
公開番号（公開出願番号）：特開平5-303512
出願日： 1992年04月27日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】バグの存在個所の特定を行うことが容易な構成の「MPUのトレース装置」を実現する。【構成】アドレスラッチ22と並列にアドレスラッチ220を設け、それぞれ、オペランドアドレスとインストラクションアドレスとを分担してラッチする。そして、アドレス範囲限定の条件によるトレースのときにオペランドアドレスに加えて対応するインストラクションアドレスをもトレース情報としてメモリ270に記憶する。その結果、バグの影響を受けたオペランドアドレスから直接的にバグの存在個所を突き止めることができる。

請求項（抜粋）：

MPUのアドレス信号を監視することにより前記MPUの処理過程についてのトレース情報をメモリに記憶するMPUのトレース装置において、前記MPUの処理状態が命令読出し状態であるときの前記アドレス信号の値である第1のアドレス値をラッチする第1のアドレスラッチと、前記MPUの処理状態が命令実行状態であるときの前記アドレス信号の値である第2のアドレス値をラッチする第2のアドレスラッチと、を備え、第2のアドレス値が前記トレース情報として前記メモリに記憶されるときに第1のアドレス値も併せて前記トレース情報として前記メモリに記憶されることを特徴とするMPUのトレース装置。