特許
J-GLOBAL ID：200903089771336414
デ-タのデュ-ティサイクルを補正するデュ-ティサイクル補正回路及びその方法、デュ-ティサイクル補正回路を有するメモリ集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-115398
公開番号（公開出願番号）：特開2000-188529
出願日： 1999年04月22日
公開日（公表日）： 2000年07月04日
要約：
【要約】 (修正有)【課題】 出力データのセットアップタイムとホールドタイムのマージンが最大となるように、デューティサイクルを補正する。【解決手段】 外部CLKが入力され、そのデューティサイクルエラーに各々比例するが、比率の異なるデューティサイクル制御信号dcc,dccbと外部クロック信号のデューティサイクルが補正された内部クロック信号PCLKとを発生する。第1基準電圧発生器311は第1基準電圧を発生する。第2基準電圧発生器321は、2つのデューティサイクル制御信号が入力され、それと第1基準電圧を加算及び増幅して、第2基準電圧を発生する。データ受信器341は、データDB、第2基準電圧及び内部クロック信号が入力され、内部クロック信号に同期してデータと第2基準電圧を比較及び増幅して、デューティサイクルを補正する。
請求項（抜粋）：
データを入力するデータ受信器の前記データのデューティサイクルを実質的に50%に補正するデューティサイクル補正回路において、外部クロック信号が入力されて、前記外部クロック信号のデューティサイクルエラーに各々比例するが、その比率の異なる少なくとも2つのデューティサイクル制御信号と、内部クロック信号とを発生するクロックデューティサイクル補正器と、第1基準電圧を発生する第1基準電圧発生器と、前記第1基準電圧と前記少なくとも2つのデューティサイクル制御信号とを組合せて第2基準電圧を発生し、該第2基準電圧を、前記データのデューティサイクルと前記内部クロック信号によってデューティサイクルを実質的に50%に調整する前記データ受信器に入力する第2基準電圧発生器とを具備することを特徴とするデューティサイクル補正回路。
IPC (2件)：
FI (2件)：
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