特許
J-GLOBAL ID：200903089782696030
メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
長谷川 和音
公報種別：公開公報
出願番号（国際出願番号）：特願平6-284303
公開番号（公開出願番号）：特開平8-124395
出願日： 1994年10月25日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】 動作が安定で高速動作が可能な不揮発性メモリ装置を提供する。【構成】 複数のワード線11と、複数のビット線12と、複数の仮想グランド線13と、メモリセル14がワード線11とビット線12との交差位置に配置されたメモリセル群と、仮想グラング線13の電位をグランドレベルまたはバイアスレベルに設定する電位設定手段(17、Sgg・Sbg)と、読出対象メモリセルに繋がった仮想グランド線13が電位設定手段によりグランドレベルに設定されるとビット線12を介してメモリセルの記憶情報を検知するセンス回路18とを備える。メモリセルMijから情報を読み出す場合、このメモリセルの電極に接続される仮想グランド線GLiをグランドレベルとし、その他の多数の仮想グランド線をバイアスレベルに設定された共通バイアス電位線19に接続する。
請求項（抜粋）：
複数のワード線と、複数のビット線と、各々が寄生容量を持つ複数の仮想グランド線と、前記ワード線に接続される第1電極と前記ビット線および前記仮想グランド線にそれぞれ接続される第2・第3電極とを有するメモリセルが、前記ワード線と前記ビット線との交差位置に配置されてなるメモリセル群と、前記仮想グランド線に選択的に接続される共通バイアス電位線と、前記共通バイアス電位線を所定のバイアスレベルに充電するバイアス手段と、前記仮想グランド線の電位を、前記バイアス手段により充電されたバイアスレベルまたは所定のグランドレベルに設定可能な電位設定手段と、読出アクセス対象のメモリセルに接続された前記仮想グランド線が前記電位設定手段によりグランドレベルに設定されたとき、前記メモリセルが有する記録情報を前記ビット線を介して検知するセンス回路とを備え、前記電位設定手段によりグランドレベルに設定された前記仮想グランド線よりも多くの他の仮想グランド線が、前記共通バイアス電位線に接続されるように構成されたことを特徴とするメモリ装置。
IPC (3件)：
G11C 17/18
, G11C 7/02
, G11C 16/06
G11C 17/00 306 A
, G11C 17/00 520 A
