特許
J-GLOBAL ID：200903089801501946
メモリテスト回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-088300
公開番号（公開出願番号）：特開平6-302199
出願日： 1993年04月15日
公開日（公表日）： 1994年10月28日
要約：
【要約】【目的】 高テスト効率の、高集積化に適したメモリテスト回路装置を提供する。【構成】 スキャン方式のメモリテスト回路装置において、メモリの端子に接続するレジスタがアドレスレジスタ4,入力データレジスタ3,出力データレジスタ10の順にデータをシフトするスキャンチェーンを有するスキャンフリップフロップで構成され、比較器6により入力データとメモリの読み出しデータが1の補数の関係にあるか否かを判定することで、書き込みと読み出しのテストに要する時間とテストパターンのサイズを大幅に縮小化する。
請求項（抜粋）：
メモリのテスト回路装置において、メモリが入力データレジスタと出力データレジスタとアドレスレジスタを有し、前記メモリの入力データレジスタと出力データレジスタとアドレスレジスタがスキャンフリップフロップで構成され、前記スキャンフリップフロップはアドレスレジスタ,入力データレジスタ,出力データレジスタの順にデータをシフトするスキャンチェーンを有し、テスト端子1の状態によりスキャン動作時に入力データレジスタのデータを保持する制御回路、テスト端子2の状態によりスキャン動作時にアドレスレジスタのデータを保持する制御回路、メモリの入力データ信号と出力データ信号を入力とする比較回路、及び比較回路の出力信号を出力データレジスタに格納するセレクタを具備するスキャン方式のメモリテスト回路装置。
IPC (2件)：
G11C 29/00 303
, H01L 27/10
