特許
J-GLOBAL ID:200903089834406329

半導体装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 吉田 研二 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平9-064912
公開番号(公開出願番号):特開平10-261704
出願日: 1997年03月18日
公開日(公表日): 1998年09月29日
要約:
【要約】【課題】 小面積の高抵抗領域によって、メイン素子と電流検出素子とを電気的に分離し、キャリアの通路を整合させることで検出電流の精度を向上させる。【解決手段】 半導体基板1の表面にエピタキシャル層3を形成し、その表面に複数のメイン素子5と電流検出素子7とを形成し、パッシベーション処理を経た後に電流検出素子7とメイン素子5とを分離する高抵抗領域10を形成する。
請求項(抜粋):
半導体基板と、この半導体基板上に成長させたエピタキシャル層と、このエピタキシャル層表面に形成された複数の半導体素子とを有する半導体装置であって、前記半導体基板から前記半導体素子へ移動するキャリアの通路を整合させるため前記エピタキシャル層表面から前記半導体基板方向に延在する結晶欠陥を含む高抵抗領域と、この高抵抗領域によって前記半導体素子を他の半導体素子から電気的に分離することを特徴とする半導体装置。
IPC (2件):
H01L 21/76 ,  H01L 29/78
FI (4件):
H01L 21/76 R ,  H01L 29/78 652 R ,  H01L 29/78 657 F ,  H01L 29/78 657 G

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