特許
J-GLOBAL ID：200903089861164280
改良形トレンチMOSゲート装置
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-089640
公開番号（公開出願番号）：特開平10-032335
出願日： 1997年04月08日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 本発明は、ゲート・ドレイン間容量の形成による性能劣化及び降伏電圧低下が緩和されたトレンチMOSゲート装置とその形成方法を提供する。【解決手段】 本発明の装置は、誘電体材料の溝底層及び側壁層を含む溝からなり厚さが制御される。厚さは溝底層及び側壁層の厚さを別々に制御して確定される制御された溝底対側壁の層厚比により関係付けられ、層厚比は少なくとも1対1、好ましくは、1.2対1である。装置の形成方法は、シリコンデバイスウェーハに溝をエッチングする段階と、少なくとも1対1の制御された層厚比により関係付けられる制御された厚さの誘電体材料層を溝底及び側壁に形成する段階とからなる。SiO2 が誘電体材料として使用されたとき、層は熱成長SiO2 及び堆積SiO2 の複合物からなる。
請求項（抜粋）：
制御された厚さの寸法を有する誘電体材料の溝底層及び側壁層の各層からなる溝底及び側壁を含む溝により構成されたトレンチMOSゲート装置であって、実質的に均一な上記の厚さの寸法は、上記溝底層及び上記側壁層の各層の実質的に均一な厚さを別々に制御することにより確定される制御された溝底層対側壁層の厚さの比により関係付けられることを特徴とするトレンチMOSゲート装置。
IPC (2件)：
FI (3件)：
H01L 29/78 652 K
, H01L 29/74 N
, H01L 29/78 653 C
