特許
J-GLOBAL ID：200903089879315022
CMOS集積回路の試験方法
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-292769
公開番号（公開出願番号）：特開平5-127942
出願日： 1991年11月08日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 迅速で安価なCMOS回路の試験方法を実現する。【構成】 ピンコンタクト試験1後に、トランジスタのVtよりも小さい電源電圧を印加しリーク電流を測定する電源電流リーク試験2を行なう。ファンクション試験のパターンにチップをリセットする機能を持たせ、ファンクション試験終了後に静止電源電流の測定3を行う。
請求項（抜粋）：
順次実行される複数のテスト項目より構成されるCMOS集積回路の試験において、電源電圧をCMOS集積回路を構成するPチャンネルおよびNチャネル型トランジスタのスレッショルド電圧Vtの絶対値より低い電圧を与えた状態で電源電流を測定するテスト項目を備え、前記電源電流テスト項目に対して時間的に先行して実行される先行テスト項目が存在する場合、前記先行テスト項目では電源電圧を前記スレッショルド電圧Vtの絶対値より高い電圧を印加しないことを特徴とするCMOS集積回路の試験方法。
IPC (4件)：
G06F 11/22 330
, G01R 31/26
, G01R 31/318
, G06F 11/22 310
