特許

J-GLOBAL ID：200903089925636530

マスタスライス型半導体集積回路

発明者： 小畦地 晋一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-185156
公開番号（公開出願番号）：特開平6-029500
出願日： 1992年07月13日
公開日（公表日）： 1994年02月04日
要約：

【要約】【目的】 マスタスライス型半導体集積回路におけるラッチアップ耐量を改善する。【構成】 P-chMOSトランジスタ列4とN-chMOSトランジスタ列8との間に、P-chMOSトランジスタ列4の基板上に形成されたN型拡散領域9とこのN型拡散領域9とN-chMOSトランジスタ列8との間に、N-chMOSトランジスタ列8の基板上に形成されたP型拡散領域10とを備える。この構成により、ウェルコンタクト部の抵抗値及びサブコンタクト部の抵抗値を小さくしてラッチアップ耐量の改善を図る。

請求項（抜粋）：

半導体基板上におけるP-chMOSトランジスタが一定の間隔で複数個並べられて形成されたトランジスタ列と、N-chMOSトランジスタが一定の間隔で複数個並べられて形成されたトランジスタ列とが向かい合って配置されているマスタスライス型半導体集積回路において、前記P-chMOSトランジスタ列と前記N-chMOSトランジスタ列との間であって前記P-chMOSトランジスタ列の基板上に形成されたN型拡散領域を有し、前記N型拡散領域と前記N-chMOSトランジスタ列との間であって前記N-chMOSトランジスタ列の基板上に形成されたP型拡散領域を有することを特徴とするマスタスライス型半導体集積回路。