特許
J-GLOBAL ID：200903089940622774
論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-212892
公開番号（公開出願番号）：特開平10-056373
出願日： 1996年08月12日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 チップサイズの増大を回避でき、低消費電力化および論理演算の高速化を図れる論理回路を実現する。【解決手段】 標準しきい値CMOS出力部10および低しきい値nMOS論理演算部20により論理回路を構成し、クロック信号φがローレベルに保持されているとき、出力ノードND1 を電源電圧VCCレベルにプリチャージし、クロック信号φがローレベルからハイレベルに切り換えられた後、低しきい値nMOS論理演算部20の演算結果Xに応じて、演算結果Xが“1”のとき、出力ノードND1 をハイレベルに保持し、演算結果Xが“0”のとき、出力ノードND1 をディスチャージし、ローレベルに保持するので、高速論理演算を実現でき、かつ、サブスレッショルドリーク電流による消費電力の増加を防止でき、論理回路のチップサイズの増加を回避できる。
請求項（抜粋）：
入力信号レベルに応じて、第1または第2の電源レベルの信号を出力する論理回路であって、しきい値電圧が標準値より低く設定され、ゲート電極がそれぞれ異なる入力信号端子に接続され、これらの入力信号レベルに応じて、出力ノードと上記第2の電源を導通または非導通状態に保持する論理演算部と、上記第1の電源と上記論理演算部の出力ノードとの間に接続され、当該出力ノードと上記第2の電源との導通状態に応じて、出力端子を所定のレベルに保持する出力部とを有する論理回路。
IPC (3件)：
H03K 19/0185
, H03K 19/096
, H03K 19/20
H03K 19/00 101 B
, H03K 19/096 A
, H03K 19/20
