特許
J-GLOBAL ID：200903089944289956
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-000936
公開番号（公開出願番号）：特開平8-191245
出願日： 1995年01月09日
公開日（公表日）： 1996年07月23日
要約：
【要約】【目的】 クロックのスキューを解決する等のための2重ループを有するPLL回路であって、両ループの帰還に起因する動作不安定を解決できかつロック可能な周波数範囲を従来より広くできるPLL回路を提供する。【構成】 パルス入力端21、パルス出力端23、第1のループ25、第2のループ27を具える。第1のループ25は、入力端i1にパルス入力端21が入力端i2に電圧制御発振器VCO の出力端がそれぞれ接続された周波数差電圧変換回路FDVCと、制御端子がFDVCの出力端に接続された当該VCO とで構成する。第2のループ27は、入力端i1にパルス入力端21が入力端i2にパルス出力端23がそれぞれ接続された位相差電圧変換回路PVDCと、パルス入力端21と接続されFDVCの出力で制御される電圧制御遅延回路VCD およびVCD に接続されPVDCの出力で制御される電圧制御位相シフタPSで構成した遅延回路27a とで構成する。
請求項（抜粋）：
(a).単一若しくは相補な入力パルスが入力されるパルス入力端、(b).前記入力パルスに関連する単一若しくは相補な出力パルスを出力するパルス出力端、(c).一方の入力端が前記パルス入力端に接続され、他方の入力端が電圧制御発振器の出力端に接続され、これら一方および他方の入力端に入力される信号間の少なくとも周波数差を電圧に変換する周波数差電圧変換回路と、制御端子が前記周波数差電圧変換回路の出力端に接続されている当該電圧制御発振器と、を含む第1のループ、並びに、(d).一方の入力端が前記パルス入力端に接続され、他方の入力端が前記パルス出力端に接続され、これら一方および他方の入力端に入力される信号間の少なくとも位相差を検出して電圧に変換する位相差電圧変換回路と、入力端が前記パルス入力端に接続され、制御端子が前記第1のループに含まれる前記周波数差電圧変換回路の出力端に接続され、入力される信号の遅延時間を前記周波数差電圧変換回路の出力電圧により制御する電圧制御遅延回路および、入力端が前記電圧制御遅延回路の出力端に接続され、制御端子が前記位相差電圧変換回路の出力端に接続され、出力端が前記パルス出力端に接続され、入力される信号の位相を前記位相差電圧変換回路の出力電圧により制御する電圧制御位相シフタで構成される遅延回路と、を含む第2のループを具えたことを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/08 P
, H03L 7/10 Z
