特許

J-GLOBAL ID：200903089945378243

半導体記憶装置

発明者： 吉田 正信 ,  赤荻 隆男 ,  山崎 浩和 ,  小久保 正哉 ,  前田 幸一
出願人/特許権者： 富士通株式会社 ,  富士通ヴイエルエスアイ株式会社
代理人 (1件)： 青柳 稔
公報種別：公開公報
出願番号（国際出願番号）：特願平3-064103
公開番号（公開出願番号）：特開平5-128892
出願日： 1991年03月05日
公開日（公表日）： 1993年05月25日
要約：

【要約】【目的】 本発明は、EPROMのような不揮発性半導体記憶装置の冗長回路、特にその不良アドレス記憶素子の再書込み回路に関し、UPROMへの不良アドレスの高速再書込みを可能にする回路を提供することを目的とする。【構成】 UPROMの状態検出回路30に、読み出したUPROMセルQ1 の記憶データのラッチ回路Q11〜Q14を設ける。またUPROMのプログラム制御回路20に、状態検出回路30の出力RA(不良アドレス)を取込むゲートG2 を設ける。これで、UPROMの読出し、その読出しデータによるUPROMの書込み、を行なうだけで、不良アドレスの全ビットにつき再書込みを行なうことができる。

請求項（抜粋）：

半導体記憶装置の冗長制御のため、電気的に導通/非導通の状態に設定可能な不揮発性の第1のスイッチング素子(Q1 )と、第1のスイッチング素子を状態設定するための制御回路(20)と、第1のスイッチング素子の状態を検出して記憶するラッチ回路(Q11〜Q14)と、第1のスイッチング素子と該ラッチ回路を結ぶ第2のスイッチング素子(Q15)および第2のスイッチング素子を制御する手段(RPGM)を有する状態検出回路(30)とを備え、第1のスイッチング素子は第2のスイッチング素子を介して該ラッチ回路に接続され、第2のスイッチング素子は第1のスイッチング素子の状態設定時に非導通、通常動作時に導通となるよう制御され、該ラッチ回路は第1のスイッチング素子の状態が、非導通状態であれば論理Lを出力し、導通状態であれば論理Hを出力し、該制御回路は、第1のスイッチング素子の状態を設定する際、アドレス入力と該ラッチ回路の出力の論理に応じて動作し、アドレス入力が論理L時は該ラッチ回路の出力によらず第1のスイッチング素子は非導通状態に設定され、アドレス入力が論理Hならば、第1のスイッチング素子が導通状態であれば導通状態のままを保ち、非導通状態であればさらに非導通状態となるように設定されることを特徴とする、半導体記憶装置。

IPC (2件)：

G11C 29/00 301 ,  G11C 16/06