特許
J-GLOBAL ID：200903089948189026
タイマ・ラッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平9-239197
公開番号（公開出願番号）：特開平11-089220
出願日： 1997年09月04日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】電源用ICの小型化および低消費電力化を図ることができるタイマ・ラッチ回路を提供する。【解決手段】電圧生成回路(通常、チャネルと称す)が2個ある場合に相当したタイマ・ラッチ回路で、誤差増幅器の出力端子FB1,FB2と接続する第1検出回路であるバッファ回路2、インバータ回路4および電圧生成回路の制御端子CTRL1,CTRL2と接続する第2検出回路であるバッファ回路1、インバータ回路3とそれに接続される論理回路9とからなるタイマ・ラッチ入力回路8と、カウンタ回路5と、タイマ・ラッチ出力回路7とから構成される。
請求項（抜粋）：
電圧生成回路を保護するタイマ・ラッチ回路において、前記電圧生成回路の短絡異常動作期間を決めるためのカウンタ回路を有することを特徴とするタイマ・ラッチ回路。
IPC (4件)：
H02M 3/155
, H02H 3/087
, H02H 3/093
, H02H 7/20
H02M 3/155 C
, H02H 3/087
, H02H 3/093 A
, H02H 7/20 F
