半導体記憶装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-064213
公開番号（公開出願番号）：特開2001-257325
出願日： 2000年03月08日
公開日（公表日）： 2001年09月21日
要約：

【要約】【課題】ビット線とセルコンタクト部の容量接続用コンタクトとのショートを防止し、容量接続用コンタクトとビット線とのマージンを大きくすることができる半導体記憶装置及びその製造方法の提供。【解決手段】STIにより活性領域が分離形成された半導体基板上の第1の層間絶縁膜4に活性領域まで貫通するコンタクト孔5を設け、その内部に第1の層間絶縁膜上面よりも低い位置まで多結晶シリコン6を充填した後、多結晶シリコン上部にシリサイド膜12を形成し、第1の層間絶縁膜上の所定領域にポリサイド膜又はメタル膜を含むビット線7とビット線の上面及び側面にシリコン窒化膜を形成した後、ビット線で覆われていないコンタクト孔内部のシリサイド膜を除去することにより、シリンダ型容量と接続されるコンタクト孔内部の導電体とそのコンタクト孔に隣接するビット線とを分離する。その後、第2の層間絶縁膜10を堆積し、シリサイド膜を除去したコンタクト孔まで貫通するシリンダ型容量パターンを形成する。

請求項（抜粋）：

素子分離絶縁膜により複数の活性領域が分離形成された半導体基板上に、前記活性領域と接続される複数のコンタクト孔を備えた第1の絶縁層を有し、前記コンタクト孔内部には所定の位置まで第1の導電膜が配設され、前記第1の絶縁層上の所定領域にその上面及び側面が絶縁体で覆われた配線層を有し、前記第1の絶縁層及び前記配線層を覆うように形成された第2の絶縁層に、所定の前記コンタクト孔まで貫通するシリンダ型容量パターンが形成されてなる半導体記憶装置であって、少なくとも、前記シリンダ型容量パターンと接続される前記所定のコンタクト孔内部の前記第1の導電膜が、前記第1の絶縁層の前記コンタクト孔開口部上面より低い位置まで配設されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 21/8242

Fターム (15件)：

5F083AD22 , 5F083GA28 , 5F083JA39 , 5F083JA53 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA01 , 5F083PR03 , 5F083PR05 , 5F083PR06 , 5F083PR10 , 5F083PR21 , 5F083PR39 , 5F083PR40

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