特許
J-GLOBAL ID：200903089958539742
通信端末装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-191542
公開番号（公開出願番号）：特開平8-055068
出願日： 1994年08月15日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】プログラム更新を迅速かつ安価に実現する通信端末を提供すること。【構成】主プログラム(MPRG)をCPU に実行させて所要の処理を行うと共に、通信回線との間でデータ授受する通信手段5 を有してデータ(DT)の授受を可能にし、かつ、MPRGを更新する際にはホスト側から通信回線を介して伝送される更新すべきMPRGを通信手段を介して取込んで主メモリに格納することにより行うダウンラインロード機能を有するシステムにおいて、CPU 1 の主メモリを構成するフラッシュメモリ(FLM)2及びRAM 3 とを備え、FLM は一括消去可能なメモリエリア単位で主プログラム用領域、バックアップ用領域(BA)に分けると共にCPU には、通信回線よりダウンラインロードを行う時にその受信DTを主メモリにおけるRAM に取り込む処理機能と、RAM 上の受信DTをFLM のBAに書込む機能と、このBAの受信DTを主プログラム用領域に書込む機能とを設けて構成した。
請求項（抜粋）：
主プログラムをCPUに実行させることにより所要の処理を行うと共に、通信回線との間でデータ授受する通信手段を有してデータの授受を可能にし、かつ、主プログラムを更新する際にはホスト側から通信回線を介して伝送される更新すべき主プログラムを、前記通信手段を介して取り込むダウンラインロード機能により得て更新できるようにしたダウンラインロード機能を有する通信端末装置において、前記CPUのメインメモリを、所定記憶領域単位で電気的に記憶情報の一括消去が可能で、かつ情報の書き込み読出しが可能な第1のメモリ及びランダムアクセスが可能な第2のメモリとより構成し、前記第1のメモリは一括消去可能なメモリエリア単位で主プログラム用領域、バックアップ用領域に分けると共に、前記CPUには、通信回線よりダウンラインロードを行う時に、その受信データをメインメモリにおけるランダムアクセスメモリに取り込む処理機能と、ランダムアクセスメモリ上の受信データを、第1のメモリのバックアップエリアに書き込む機能と、この第1のメモリのバックアップエリアの受信デ-タを、第1のメモリの主プログラム用領域に書き込む機能とを設けて構成したことを特徴とする通信端末装置。
IPC (3件)：
G06F 13/00 351
, G06F 13/00 354
, G06F 9/445
