特許
J-GLOBAL ID：200903089969557750
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-319904
公開番号（公開出願番号）：特開平8-180671
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】 強誘電体キャパシタを有するDRAM型不揮発性メモリセルの非選択状態におけるキャパシタの分極の誤反転による記憶データの破壊を防止する。【構成】 強誘電体膜を第1,第2電極で挟持してなるキャパシタC11と、キャパシタの第2電極に並列に接続されるNチャネル型トランジスタT11及びPチャネル型トランジスタT12とを設ける。第1電極にセルプレート線CPを接続し、第2電極に2つのトランジスタT11,T12を介してビット線BLを接続し、各トランジスタT11,T12のゲートにワード線WLを接続する。第2電極-各トランジスタT11,T12間のノードと接地電源との間をトランジスタT13を介して接続し、非選択時には、トランジスタT11,T12をOFF状態に、トランジスタT13をON状態にする。これにより、キャパシタC11の第2電極における電位を固定し、誤反転を防止する。
請求項（抜粋）：
電荷保持機能についてヒステリシス特性を有する容量部を第1,第2電極で挟持してなるキャパシタと、該キャパシタの上記第2電極に接続されON・OFF状態に切換え可能な少なくとも1つのパストランジスタとを配置してなるメモリセルと、上記キャパシタの第1電極に接続されるセルプレート線と、上記キャパシタの第2電極に上記少なくとも1つのパストランジスタを介して接続されるビット線と、上記少なくとも1つのパストランジスタのON・OFFを制御する信号を供給するためのワード線と、上記メモリセルの非選択時に、上記キャパシタの第2電極の電位を所定の電位に固定する電位固定手段とを備えたことを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/22
, G11C 11/24
, H01L 27/10 451
, H01L 27/108
, H01L 21/8242
