特許
J-GLOBAL ID：200903090002039634
センス回路及びこれを用いたメモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-349646
公開番号（公開出願番号）：特開平6-203561
出願日： 1992年12月28日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 動作の安定性に優れ、さらに低電源電圧動作に優れたセンス回路及びこれを用いたメモリ回路を提供する。【構成】 デプレッション型PMOS112,122のゲートとソースが互いに交差接続されているので、第1と第2の回路部分110,120が互いにソースフォロワ回路として動作する。これにより、動作が安定化する。入力端子IN,INBとGNDとの間に直列接続された飽和状態のデプレッション型PMOS112,122と抵抗手段113,123とは、微小な入力電流差を検出して大きな電位差を出力する。デプレッション型PMOS112,122を飽和させるためのドレイン・ソース間電圧は充分小さくできるので、低電源電圧動作が可能となる。
請求項（抜粋）：
第1の入力端子及び第1の出力端子を有する第1の回路部分と、第2の入力端子及び第2の出力端子を有し前記第1の回路部分と同一構成の第2の回路部分とを備え、前記第1及び第2の入力端子の入力信号差を検知、増幅してそれを前記第1及び第2の出力端子から出力するセンス回路において、前記第1の回路部分は、ソ-スが前記第1の入力端子に、ドレインが直接又は第1のスイッチ手段を介して前記第1の出力端子に、ゲートが前記第2の入力端子にそれぞれ接続された第1のデプレッション型MOSトランジスタと、前記第1の出力端子と基準電位との間に接続された第1の抵抗手段とを備え、前記第2の回路部分は、ソースが前記第2の入力端子に、ドレインが直接又は第2のスイッチ手段を介して前記第2の出力端子に、ゲートが前記第1の入力端子にそれぞれ接続された第2のデプレッション型MOSトランジスタと、前記第2の出力端子と前記基準電位との間に接続された第2の抵抗手段とを備えた、ことを特徴とするセンス回路。
IPC (2件)：
G11C 11/409
, G11C 11/419
G11C 11/34 353 A
, G11C 11/34 311
