特許

J-GLOBAL ID：200903090091967213

レイアウト設計方法

発明者： 小林 隆倉
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 開口 宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願平11-352431
公開番号（公開出願番号）：特開2001-167143
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 エレクトロマイグレーションを考慮した最適なピン分割を行うこと,高駆動セルの出力ピンを最適に分割すること,余剰な配線を発生しないため配線性の悪化を防止すること,総配線を低減することができ,更にはTATを短縮することができるレイアウト設計方法を提供することを目的とする。【解決手段】 複数の素子から形成される回路を少なくとも一の素子から成る複数のセルに区画する第一手順と,互いに接続するセル間の仮配線容量と接続セルの入力ピン容量との和がセルと接続する駆動側のセルの駆動容量より大かどうかを判断する第二手順(11〜15)と,第二手順で大でないと判断された場合は,グループの中心を算出し,セルの中で最大の駆動容量を持つセルの出力ピンと算出されたグループの中心とを結ぶ直線を境としてグループ内を分割する手順(16〜18)を設定することによる。

請求項（抜粋）：

複数の素子から形成される回路を少なくとも一の素子から成る複数のセルに区画する第一手順と,互いに接続するある数量のセル間の仮配線容量とこれら接続セルの入力ピン容量との和が,これらセルと接続する駆動側のセルの駆動容量より大かどうかを判断する第二手段と,第二手順で互いに接続するセル間の仮配線容量とこれら接続セルの入力ピン容量との和が,これらセルと接続する駆動側のセルの駆動容量より大でない場合は,前記接続セルをグループ化してこのグループ内を分割し,その分割されたグループ内においてセルを接続する第三手順と,を設定することを特徴とするレイアウト設計方法。

FI (2件)：

G06F 15/60 658 F ,  G06F 15/60 658 V

Fターム (4件)：

5B046AA08 ,  5B046BA06 ,  5B046DA02 ,  5B046JA03