特許

J-GLOBAL ID：200903090138239270

デジタル/アナログ変換器ならびにそれを用いる表示パネル駆動回路および表示装置

発明者： 松井 清尚
出願人/特許権者： シャープ株式会社
代理人 (3件)： 原 謙三 ,  木島 隆一 ,  金子 一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-049817
公開番号（公開出願番号）：特開2004-260603
出願日： 2003年02月26日
公開日（公表日）： 2004年09月16日
要約：

【課題】データラッチ回路22および抵抗ラダー回路23から成るR-2R型のデジタル/アナログ変換器で選択されたアナログ電圧をオペアンプ24を介して出力するようにしたデジタル/アナログ変換器において、低消費電力化を図る。【解決手段】デジタルデータの全ビットのデータの一致/不一致を検出する比較回路26を設けるとともに、前記データラッチ回路22、抵抗ラダー回路23およびオペアンプ24をバイパスするCMOSトライステート出力回路25を設け、全ビットデータが一致すると、前記オペアンプ24側の動作を休止させ、CMOSトライステート出力回路25を動作させる。したがって、特別な信号によることなく、きめ細かく出力回路を切換え、低消費電力化を図ることができる。【選択図】 図1

請求項（抜粋）：

電源ライン間に介在された抵抗体を複数ビットのデジタルデータに応じて選択的に切換えることによって、前記デジタルデータに対応したアナログ電圧を選択し、その選択されたアナログ電圧をオペアンプを介して出力するようにしたデジタル/アナログ変換器において、 前記デジタルデータの全ビットのデータの一致/不一致を検出し、一致が検出されると、抵抗回路およびオペアンプの動作を休止させる比較回路と、 前記比較回路の出力に応答し、前記デジタルデータの全ビットのデータの一致が検出されると、そのデータに対応したハイレベルまたはローレベルの電源電圧を、前記抵抗回路およびオペアンプをバイパスして出力するCMOSトライステート出力回路とを含むことを特徴とするデジタル/アナログ変換器。

IPC (4件)：

H03M1/78 ,  G02F1/133 ,  G09G3/20 ,  G09G3/36

FI (8件)：

H03M1/78 ,  G02F1/133 550 ,  G02F1/133 575 ,  G09G3/20 611A ,  G09G3/20 612U ,  G09G3/20 623F ,  G09G3/20 641C ,  G09G3/36

Fターム (45件)：

2H093NA16 ,  2H093NA53 ,  2H093NC03 ,  2H093NC12 ,  2H093NC13 ,  2H093NC24 ,  2H093NC25 ,  2H093NC26 ,  2H093NC34 ,  2H093NC58 ,  2H093ND39 ,  5C006AA16 ,  5C006AC11 ,  5C006AC21 ,  5C006AF04 ,  5C006AF24 ,  5C006AF45 ,  5C006AF53 ,  5C006AF69 ,  5C006AF82 ,  5C006BB16 ,  5C006BC12 ,  5C006BC16 ,  5C006BF25 ,  5C006FA47 ,  5C080AA10 ,  5C080BB05 ,  5C080CC01 ,  5C080CC03 ,  5C080DD26 ,  5C080EE29 ,  5C080FF11 ,  5C080GG17 ,  5C080JJ01 ,  5C080JJ02 ,  5C080JJ04 ,  5J022AB03 ,  5J022BA06 ,  5J022CA02 ,  5J022CE08 ,  5J022CF01 ,  5J022CF02 ,  5J022CF07 ,  5J022CF09 ,  5J022CG01