特許
J-GLOBAL ID：200903090159741553
液晶表示装置および半導体素子の実装構造および半導体素子の実装方法および電子光学装置および電子印字装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-223623
公開番号（公開出願番号）：特開平7-120772
出願日： 1993年09月08日
公開日（公表日）： 1995年05月12日
要約：
【要約】【目的】液晶駆動用半導体チップの搭載範囲を小さく、薄く、コンパクトにし、さらに安価な液晶表示装置を提供すること。【構成】液晶駆動用半導体チップ4、4’を多層基板表面にフェイスダウン搭載し、その表面にはそのチップへの入力配線5、5’と該チップ4、4’からの出力配線8、8’がある。また、その入力配線5、5’には多層基板間を接続するためのランド7が設けてある。多層基板の裏面には、液晶パネルの端子と接続される接続端子13がある。その表面と裏面との間に少なくとも1層の中間層(第2の層2)があり、その中間層にバス配線10がある。そのバス配線10と第1の層1の入力配線5、5’とはスルーホール6を介して接続されている。また第1の層1の出力配線8と第3の層3の接続端子13とは第1、2、および3の層のスルーホール9、11、12を介して接続されている。
請求項（抜粋）：
液晶駆動用半導体チップを複数搭載した液晶表示装置において、液晶駆動用半導体チップを多層基板表面に実装し、少なくとも、そのチップへの入力配線パターンとそのチップからの出力配線パターンのある多層基板の表面と、裏面と、その表面と裏面との間に少なくとも1層の中間層を設け、その中間層にその入力配線またはその出力配線またはその両配線の一部を配線パターンとして備え、それぞれの配線をスルーホールを介して接続している多層基板をパネル端子に電気的に接続し、かつ、その複数の多層基板間が導通接続手段により電気的接続されていることを特徴とする液晶表示装置。
引用特許：
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