特許

J-GLOBAL ID：200903090193185864

半導体装置

発明者： 松田 修一
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-368069
公開番号（公開出願番号）：特開2003-168761
出願日： 2001年12月03日
公開日（公表日）： 2003年06月13日
要約：

【要約】 (修正有)【課題】 多層の配線層を有するパッケージ基板を備える半導体装置において、配線層における配線容量の増大を抑制するとともに、配線層における自己インダクタンスの増大を抑制する。【解決手段】 パッケージ基板1には、絶縁基板10の両面に形成された第1及び第2の配線層を有し、第1の配線層に信号配線が形成され、第2の配線層12に電源配線が形成され、第1及び第2の配線層が絶縁層を貫通するビア121,122によって相互に電気接続される。第2の配線層12の電源配線は、第2の電源配線(VCC2)124が複数の島状領域に分割形成され、隣接する島状領域の間に第3の電源配線(GND配線)125の接続経路125aが形成される。

請求項（抜粋）：

絶縁基板の両面に形成された第1及び第2の配線層を有し、少なくとも前記第2の配線層に電源配線が形成され、前記第1及び第2の配線層が前記絶縁基板を貫通するビアによって相互に電気接続されたパッケージ基板を備える半導体装置において、前記電源配線は第1ないし第3の電源配線を有し、前記第2と第3の電源配線が複数の島状領域に分割形成され、前記第2の電源配線は第3の電源配線の島状領域の中に複数に分割形成されていると共に、前記複数の第2の電源配線に隣接するように前記第3の電源配線の接続経路が配設されており、前記第3の電源配線は前記第1の電源配線によって包囲されていることを特徴とする半導体装置。

IPC (2件)：

H01L 23/12 ,  H01L 23/12 501

FI (3件)：

H01L 23/12 501 W ,  H01L 23/12 E ,  H01L 23/12 N