メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：滝本智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-040426
公開番号（公開出願番号）：特開平10-241356
出願日： 1997年02月25日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】消費電力を抑え、バッテリーでの動作時間を延長できるメモリ装置を提供することを目的とする。【解決手段】セルフリフレッシュモードを持つDRAM(又はPSRAM)からなるメモリアレイ8を持ち、CPUアクセス終了後から、タイマレジスタ3に予め設定した時間までCPUアクセスが無い場合にタイムアウト信号を出力するメモリコントローラ6を持ち、タイムアウト時に、低消費電力な低電圧セルフレフレッシュモードに移行させる。

請求項（抜粋）：

セルフリフレッシュモードを有するメモリで構成されるメモリ装置であって、メモリアクセス直後から、予め設定した時間以内に次のメモリアクセスが無い場合、タイムアウト信号を出力するタイマと、前記タイマにタイムアウト信号出力までの時間を設定するタイマレジスタと、前記メモリへの供給電源を通常動作の+5Vとセルフリフレッシュ時の+3.3Vとに切り替える電源セレクタと、前記メモリに入力するリード、ライト動作の為の制御信号、アドレス、データの2値の信号レベルを0V、+5Vから0V、3.3Vに又は、その逆に変換するレベルシフタと、メモリアクセス要求が発生した場合、前記メモリにリード又はライト動作に必要な制御信号を出力し、前記タイマのタイムアウト信号を受けて、前記電源セレクタを+5Vから+3.3Vに切り替え、前記レベルシフタを前記メモリへの制御信号、アドレス、データの信号レベルを0V、+5Vから0V、3.3Vに切り替えさせ、前記メモリを低消費なセルフリフレッシュモードにし、その後、メモリアクセスが発生した場合、前記電源セレクタを+3.3Vから+5Vに切り替え、前記レベルシフタを前記メモリへの制御信号、アドレス、データの信号レベルを0V、+3.3Vから0V、5Vに切り替えさせ、通常の動作モードに切り替えるメモリコントローラを備えたことを特徴とするメモリ装置。

IPC (2件)：

G11C 11/401 , G11C 11/403

FI (2件)：

G11C 11/34 371 G , G11C 11/34 363 M

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