特許

J-GLOBAL ID：200903090293018892

半導体メモリセル及びその作製方法

発明者： 落合 昭彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-205800
公開番号（公開出願番号）：特開平10-242410
出願日： 1997年07月31日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】プレーナ-スタック型キャパシタ構造を有し、しかも強誘電体薄膜の面積を増加させることができ、蓄積電荷量の増加を図り得る半導体メモリセルを提供する。【解決手段】半導体メモリセルは、平板状の第1のキャパシタ部と、該第1のキャパシタ部の上方に第1の層間絶縁層12を介して設けられたMOS型トランジスタ素子と、該MOS型トランジスタ素子の上方に第2の層間絶縁層40を介して設けられた平板状の第2のキャパシタ部から成り、(イ)第1及び第2のキャパシタ部のそれぞれは、下部電極21,51、強誘電体薄膜から成るキャパシタ絶縁膜22,52、及び上部電極23,53から成り、(ロ)下部電極21,51のそれぞれは、第1及び第2の層間絶縁層12,40に設けられた第1及び第2のコンタクトプラグ14,42を介してMOS型トランジスタ素子の一方のソース・ドレイン領域34Aと接続されている。

請求項（抜粋）：

平板状の第1のキャパシタ部と、該第1のキャパシタ部の上方に第1の層間絶縁層を介して設けられたMOS型トランジスタ素子と、該MOS型トランジスタ素子の上方に第2の層間絶縁層を介して設けられた平板状の第2のキャパシタ部から成る半導体メモリセルであって、(イ)第1及び第2のキャパシタ部のそれぞれは、下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部電極から成り、(ロ)第1のキャパシタ部を構成する下部電極は、第1の層間絶縁層に設けられた第1のコンタクトプラグを介してMOS型トランジスタ素子の一方のソース・ドレイン領域と接続されており、(ハ)第2のキャパシタ部を構成する下部電極は、第2の層間絶縁層に設けられた第2のコンタクトプラグを介してMOS型トランジスタ素子の該一方のソース・ドレイン領域と接続されていることを特徴とする半導体メモリセル。

IPC (5件)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 651