特許

J-GLOBAL ID：200903090300784580

半導体装置の製造方法

発明者： 小室 玄一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-233316
公開番号（公開出願番号）：特開平8-097383
出願日： 1994年09月28日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】 フィン構造を形成するに際し, 所要工程数を低減し,且つ積層する層数の増加を容易にしてキャパシタ容量の増加を図る。【構成】 1)半導体基板上に層間絶縁膜を成膜し,その上に金属シリサイド膜とシリコン膜を交互に且つ最後に金属シリサイド膜となる積層膜を成膜する工程と, 該積層膜及び該層間絶縁膜を開口して該半導体基板を露出するコンタクトホールを形成する工程と, 該コンタクトホールの内部を覆って該半導体基板上に,シリコン膜を成膜する工程と,該コンタクトホールを含む所要部をエッチングマスクで覆い,該積層膜をエッチングする工程とを有し,該エッチングにより該積層膜を該所要部を残してパターニングし,且つ該金属シリサイド膜を除去する半導体装置の製造方法,2)前記エッチングに塩素と酸素の混合ガスを用いる。

請求項（抜粋）：

半導体基板上に層間絶縁膜を成膜し,その上に金属シリサイド膜とシリコン膜を交互に且つ最後に金属シリサイド膜となる積層膜を成膜する工程と,該積層膜及び該層間絶縁膜を開口して該半導体基板を露出するコンタクトホールを形成する工程と,該コンタクトホールの内部を覆って該半導体基板上に, シリコン膜を成膜する工程と,該コンタクトホールを含む所要部をエッチングマスクで覆い,該積層膜をエッチングする工程とを有し,該エッチングにより該積層膜を該所要部を残してパターニングし,且つ該金属シリサイド膜を除去することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 A ,  H01L 27/04 C