特許
J-GLOBAL ID：200903090365135902
メモリコントローラ及びコンピュータシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-126698
公開番号（公開出願番号）：特開平10-320278
出願日： 1997年05月16日
公開日（公表日）： 1998年12月04日
要約：
【要約】 (修正有)【課題】DMAによって更新されたデータアクセス時間を短縮し、システム全体の処理性能を向上する。【解決手段】主としてアドレス制御部2とデータ制御部3と共有キャッシュメモリ4とDMAアドレスメモリ5とデータフェッチ制御部6により構成し、これによりキャッシュミスの代表的要因である容量性ミスを削減し、DMAにより更新された主記憶へのデータロード要求の性能を向上させる。
請求項（抜粋）：
プロセッサ及び周辺機器と主記憶間のアドレスとデータの入出力を制御する入出力制御手段と要求アドレスと上記主記憶のアクセスの対応づけを行うアドレス制御手段とデータ転送を制御するデータ制御手段と上記プロセッサと上記主記憶および上記周辺機器との上記データ制御手段から成るコンピュータシステムのメモリコントローラにおいて、複数の上記プロセッサ及び上記周辺機器で使用する共有キャッシュメモリと上記共有キャッシュメモリの制御手段と、上記周辺機器から上記主記憶へのアクセス時に、上記共有キャッシュメモリを優先使用する手段を設けたことを特徴とするメモリコントローラ。
FI (2件)：
G06F 12/08 H
, G06F 12/08 X
