特許
J-GLOBAL ID：200903090372797287
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-141146
公開番号（公開出願番号）：特開平5-334898
出願日： 1992年06月02日
公開日（公表日）： 1993年12月17日
要約：
【要約】【目的】 エラーチェックビットを有する半導体記憶装置において、通常の冗長回路方式では救済不能なI/Oブロックを分離してエラーチェックビットなしの半導体記憶装置として動作させることにより半導体記憶装置の製造歩留まりを向上させることを目的とする。【構成】 I/Oブロック30a〜30iとI/Oパッド6a〜6iとの間に入出力切換回路7を設ける。入出力切換回路7は、直列に接続されたヒューズ素子10a〜10iとこのヒューズ素子の一方端の電位に応答してI/Oブロック30a〜30iとI/Oパッド6a〜6iの接続経路を決定するスイッチ要素8aおよび8bを含む。スイッチ要素8aおよび8bは、ヒューズ素子がすべて導通状態のときI/Oブロック30a〜30iをI/Oパッド6a〜6iに1対1態様で接続する。ヒューズ素子が1つ切断された場合、スイッチ要素8aおよび8bは、その対応の不良I/OブロックをI/Oパッドから分離しかつ、不良I/Oブロックに対応するパッド方向へ各I/Oブロックの接続経路を切換える。
請求項（抜粋）：
エラーチェック用ビットと複数のデータビットとを記憶することのできる半導体記憶装置であって、前記エラーチェック用ビットおよびデータビットを並列に受けるための複数のパッド、前記複数のパッドに対応して設けられる複数のメモリセルアレイブロック、前記複数のメモリセルアレイブロックはデータビットを記憶するためのアレイブロックと、前記エラーチェック用ビットを記憶するためのアレイブロックとを有し、前記複数のメモリセルアレイブロックにおいて不良のメモリセルアレイブロックが存在するとき、前記不良のメモリセルアレイブロックを切離すための切離し指示信号を発生するための手段、および前記複数のメモリセルアレイブロックと前記複数のパッドとの間に設けられ、各前記メモリセルアレイブロックと対応のパッドとを電気的に接続するための接続手段を備え、前記接続手段は、前記切離し指示信号に応答して、前記不良メモリセルアレイブロックを除くメモリセルアレイブロックをデータビット記憶用のメモリセルアレイブロックのみを含む第1のグループと残りのデータビット記憶用のメモリセルアレイブロックとエラーチェック用ビットを記憶するためのメモリセルアレイブロックとを含む第2のグループとに分割し、かつ前記第2のグループのメモリセルアレイブロックとパッドとの接続を、前記不良メモリセルアレイブロックに対応するパッドに対し前記第2のグループのメモリセルアレイブロックの1つが接続されかつ前記エラーチェック用ビットのためのパッドに対してはメモリセルアレイブロックが非接続状態となるようにこの前記第2のグループのメモリセルアレイブロックの接続先を変更しかつ前記不良メモリセルアレイブロックとすべてのパッドとを電気的に切離す接続変更手段を含む、半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 29/00 302
