特許

J-GLOBAL ID：200903090384823224

半導体積層構造

発明者： 西川 孝司 ,  長谷川 義晃
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-027829
公開番号（公開出願番号）：特開2003-229366
出願日： 2002年02月05日
公開日（公表日）： 2003年08月15日
要約：

【要約】【課題】 化合物半導体をSi基板の上方にエピタキシ成長して形成した半導体積層構造において、1×107Ωcm以上の高い抵抗率を持った半絶縁性の化合物半導体層を実現することを目的とする。【解決手段】 Si基板11の上方にエピタキシ成長によって設置されたIII-V族化合物結晶層17が、Fe(鉄)あるいはCr(クロム)あるいはMn(マンガン)あるいはV(バナジウム)あるいはC(炭素)あるいはO(酸素)あるいはB(ホウ素)のうちの一つあるいはその複数である不純物16を含む半導体積層構造とする。

請求項（抜粋）：

Si基板の上方にエピタキシ成長によって設置されたIII-V族化合物結晶層が、Fe(鉄)あるいはCr(クロム)あるいはMn(マンガン)あるいはV(バナジウム)あるいはC(炭素)あるいはO(酸素)あるいはB(ホウ素)のうちの少なくとも一つを含むことを特徴とする半導体積層構造。

IPC (4件)：

H01L 21/205 ,  C30B 29/38 ,  C30B 29/40 ,  C30B 29/40 502

FI (4件)：

H01L 21/205 ,  C30B 29/38 D ,  C30B 29/40 A ,  C30B 29/40 502 C

Fターム (31件)：

4G077AA03 ,  4G077AB06 ,  4G077BE13 ,  4G077BE15 ,  4G077BE43 ,  4G077BE44 ,  4G077BE46 ,  4G077BE47 ,  4G077BE48 ,  4G077DA04 ,  4G077DA05 ,  4G077EA07 ,  4G077EB01 ,  4G077EB05 ,  4G077ED06 ,  4G077HA06 ,  4G077SA04 ,  4G077SA07 ,  4G077SC02 ,  4G077SC12 ,  5F045AA05 ,  5F045AB10 ,  5F045AD08 ,  5F045AD09 ,  5F045AD10 ,  5F045AD11 ,  5F045AF03 ,  5F045BB16 ,  5F045CA09 ,  5F045DA53 ,  5F045DA57