特許
J-GLOBAL ID：200903090404733456

表示用薄膜半導体装置の製造方法

発明者：
橋本 芳浩

橋本 芳浩 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平5-090660
公開番号（公開出願番号）：特開平6-283548
出願日： 1993年03月25日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 表示用薄膜半導体装置のコンタクトホール形状を改善し薄膜トランジスタの特性改善を図る。【構成】 工程Aにおいて絶縁基板1の上に薄膜トランジスタ2を形成する。工程Bで、薄膜トランジスタ2の上に層間絶縁膜5を成膜する。続いて層間絶縁膜5を介して薄膜トランジスタ2のソースS及びドレインDに通じる一対のコンタクトホール6,7を同時に開口する。工程Cで、層間絶縁膜5の上に透明導電膜を成膜した後パタニングしてドレインD側に画素電極8を形成する。最後に工程Dで層間絶縁膜5の上に金属膜を成膜した後パタニングしてソースS側に配線電極9を形成する。本製造方法によれば、同一層間絶縁膜5に対して第一コンタクトホール6及び第二コンタクトホール7を同時に開口する事が可能である。
請求項（抜粋）：
絶縁基板上に薄膜トランジスタを形成する工程と、薄膜トランジスタの上に層間絶縁膜を成膜する工程と、該層間絶縁膜を介して薄膜トランジスタのソース及びドレインに通じる一対のコンタクトホールを同時に開口する工程と、層間絶縁膜の上に透明導電膜を成膜した後パタニングしてドレイン側に画素電極を形成する工程と、層間絶縁膜の上に金属膜を成膜した後パタニングしてソース側に配線電極を形成する工程とを含む表示用薄膜半導体装置の製造方法。
IPC (3件)：
H01L 21/336 ,  H01L 29/784 ,  G02F 1/136 500
FI (2件)：
H01L 29/78 311 P ,  H01L 29/78 311 N
引用特許：
審査官引用 (12件)
  • 特開平4-196132
  • 特開平4-286320
  • 特開平4-111362
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