特許
J-GLOBAL ID：200903090405966667
半導体材料の集積化マイクロ構造の製造方法及び半導体材料の集積化マイクロ構造
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-206704
公開番号（公開出願番号）：特開平10-163168
出願日： 1997年07月31日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 低コストで、制御電子回路とともにワッチップに集積しうる集積化マイクロ構造を提供する。【解決手段】 基板1上に犠牲埋め込み領域を形成し、犠牲埋め込み層の上が多結晶領域でそれ以外が単結晶領域81である半導体材料層を生長させ、多結晶領域の一部を除去して表面から犠牲埋め込み層に達する溝20を形成し、溝20を介して犠牲埋め込み層を除去して空隙21を形成する。それによって溝20に囲まれた多結晶領域の部分80′は他の部分から熱的にアイソレートされた懸垂構造を形成する。マイクロエレクトロニクス工程を使用して単結晶領域81の上に電子部品12〜14が形成されるので、電子部品がマイクロ構造とともに同一のチップに集積される。
請求項（抜粋）：
単結晶半導体材料の基板(1)上に絶縁材料の犠牲埋め込み領域(6,6′,60′)を形成し、該基板(1)上に第1の半導体材料層(8)をエピタキシャル成長させ、該第1の半導体材料層は該犠牲埋め込み領域の上の多結晶領域(80)とそれ以外の単結晶領域(81)を具備し、該基板及び該半導体材料層は該犠牲埋め込み領域(6,6′,60′)を包囲し、該多結晶領域(80)を部分的選択的に除去して該半導体材料層の表面から該犠牲埋め込み領域(6,6′,60′)へ伸びる溝(20)を形成し、該溝(20)を介して該犠牲埋め込み領域(6,6′,60′)を除去する各ステップによって特徴付けられる半導体材料の集積化マイクロ構造の製造方法。
IPC (4件)：
H01L 21/306
, G01L 1/18
, G01P 15/02
, H01L 29/84
H01L 21/306 C
, G01L 1/18
, G01P 15/02 A
, H01L 29/84 Z
