特許
J-GLOBAL ID：200903090428203997
論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-197061
公開番号（公開出願番号）：特開平6-044785
出願日： 1992年07月23日
公開日（公表日）： 1994年02月18日
要約：
【要約】【目的】データ保持機能を有する論理回路に関し、α線等により、保持しているデータが反転してしまう場合を減らし、データ保持機能を強化する。【構成】OR/NOR回路13のNOR出力端子13DとNOR回路14の入力端子14Bとの間に遅延手段をなす抵抗15を設け、α線等の影響により、OR/NOR回路13のNOR出力端子13D、13Eから同時に「0」のノイズ信号が出力されたとしても、これらノイズ信号がNOR回路14の入力端子14B、14Cに同時に到達しないようにする。
請求項（抜粋）：
第1、第2の入力端子(5A、5B)及び第1、第2、第3の出力端子(5C、5D、5E)を有する第1の論理回路(5)と、第1、第2、第3の入力端子(6A、6B、6C)を有する第2の論理回路(6)と、遅延手段(7)とを有し、前記第1の論理回路(5)の第2の出力端子(5D)を前記遅延手段(7)を介して前記第2の論理回路(6)の第2の入力端子(6B)に接続し、前記第1の論理回路(5)の第3の出力端子(5E)を前記第2の論理回路(6)の第3の入力端子(6C)に接続し、前記第2の論理回路(6)の出力端子(6D)を前記第1の論理回路(5)の第2の入力端子(5B)に接続し、前記第1の論理回路(5)の第1の入力端子(5A)に第1の入力信号(SET)を入力し、前記第2の論理回路(6)の第1の入力端子(6A)に第2の入力信号(RSET)を入力し、前記第1の論理回路(5)の第1の出力端子(5C)に出力信号(OUT)を得るように構成されていることを特徴とする論理回路。
IPC (3件)：
G11C 11/41
, H03K 19/003
, H03K 19/20
