特許

J-GLOBAL ID：200903090448190417

半導体集積回路装置の製造方法

発明者： 浅野 勇 ,  川北 惠三 ,  山田 悟 ,  今井 彰 ,  中村 吉孝
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-173700
公開番号（公開出願番号）：特開平11-026719
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 厚い絶縁膜に形成された大面積の溝の側壁の絶縁膜が剥離する不良を防止する。【解決手段】 酸化シリコン膜53に形成した溝55および長溝59を埋め込むのに十分な膜厚のSOG膜57を堆積した後、SOG膜57をエッチバックして下部電極用の多結晶シリコン膜56を露出させ、続いてこの多結晶シリコン膜56をエッチバックして溝55および長溝59のみに残す。このとき、大面積の溝80の上部をフォトレジスト膜81で覆い、溝80の内部のSOG膜57がエッチバックされないようにする。

請求項（抜粋）：

メモリセル選択用MISFETとこれに直列に接続された情報蓄積用容量素子とでメモリセルを構成し、前記情報蓄積用容量素子を前記メモリセル選択用MISFETの上部に配置したDRAMを有する半導体集積回路装置の製造方法であって、(a)半導体基板の主面のメモリアレイにメモリセル選択用MISFETを形成し、周辺回路領域に周辺回路のMISFETを形成する工程、(b)前記メモリセル選択用MISFETおよび前記周辺回路のMISFETの上部に、後の工程で形成される情報蓄積用容量素子の高さに相当する膜厚を有する第1絶縁膜を堆積する工程、(c)フォトレジスト膜をマスクにしたエッチングでメモリアレイの前記第1絶縁膜を開孔して溝を形成し、メモリアレイと周辺回路領域との境界部の前記第1絶縁膜を開孔して前記メモリアレイを囲む長溝を形成し、前記半導体基板の他の領域の前記絶縁膜を開孔して前記溝および前記長溝よりも面積が大きい第2の溝を形成する工程、(d)前記溝および前記長溝の内部を含む前記第1絶縁膜の上部に、情報蓄積用容量素子の下部電極を構成する第1導電膜を堆積した後、前記第1導電膜の上部に、前記溝および前記長溝を埋め込む第2絶縁膜を堆積する工程、(e)前記第2絶縁膜と前記第1絶縁膜の上部の前記第1導電膜とをエッチバックすることにより、前記溝および前記長溝の内部のみに前記第1導電膜を残す工程、(f)周辺回路領域を覆うフォトレジスト膜をマスクにして前記溝とこれに隣接する溝との隙間の前記第1絶縁膜および前記溝の内部の前記第2絶縁膜をエッチングすることにより、上方に開孔部を有する筒形の下部電極を形成する工程、(g)前記下部電極の上部に第3絶縁膜および第2導電膜を堆積した後、前記第2導電膜および前記第2絶縁膜をパターニングすることにより、前記第1導電膜からなる下部電極と、前記第3絶縁膜からなる容量絶縁膜と、前記第2導電膜からなる上部電極とで構成される情報蓄積用容量素子を形成する工程、を含み、前記(e)工程で前記第2絶縁膜と前記第1絶縁膜の上部の前記第1導電膜とをエッチバックする際に前記第2の溝の上部をフォトレジスト膜で覆うことを特徴する半導体集積回路装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/08 331

FI (4件)：

H01L 27/10 681 E ,  H01L 27/08 331 A ,  H01L 27/10 621 C ,  H01L 27/10 681 F