強誘電体ランダムアクセスメモリ装置及びそのリード/ライト動作制御方法

発明者：
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-106396
公開番号（公開出願番号）：特開2001-357667
出願日： 2001年04月04日
公開日（公表日）： 2001年12月26日
要約：

【要約】【課題】強誘電体ランダムアクセスメモリ装置及びそのリード/ライト動作制御方法を提供すること。【解決手段】本発明による強誘電体ランダムアクセスメモリ装置において、アドレス遷移検出回路はアドレスラッチ回路によってラッチされた行アドレス遷移に応じてパスル信号を発生させ、フラグ信号発生回路は外部チップイネーブル信号に応じてチップイネーブルフラグ信号を発生させる。遅延回路はパルス信号を所定時間遅延させ、コントローラは外部チップイネーブル信号がイネーブルされた後、遅延回路の遅延時間の間に外部チップイネーブル信号がディセーブルされる時、行デコーダ回路をディセーブル状態に制御し、チップイネーブルフラグ信号がディセーブルされるようにフラグ信号発生回路を制御する。

請求項（抜粋）：

行と列に配列され、各々が強誘電体キャパシタとアクセストランジスタとを備えるアレイを含む強誘電体ランダムアクセスメモリ装置のリード/ライト動作制御方法において、チップイネーブル信号がイネーブルされる時、チップイネーブルフラグ信号をイネーブルさせる段階と、前記メモリ装置の行アドレスラッチ回路は行アドレス信号をラッチするように前記チップイネーブル信号によってイネーブルされ、前記行アドレスラッチ回路にラッチされた行アドレス信号のうち、少なくとも1つの遷移に応じてパルス信号を発生させる段階と、前記パルス信号を所定時間遅延させる段階と、前記チップイネーブル信号が前記パルス信号の遅延時間内でディセーブルされたかを判別する段階と、前記パルス信号の遅延時間内で前記チップイネーブル信号がディセーブルされる時、前記メモリ装置の行デコーダ回路がイネーブルされるのを防止する段階とを含むことを特徴とする強誘電体ランダムアクセスメモリ装置のリード/ライト動作制御方法。

IPC (2件)：

G11C 11/22 501 , G11C 11/22

FI (2件)：

G11C 11/22 501 D , G11C 11/22 501 P

引用特許：

審査官引用 (3件)

特開昭60-193197
特開昭60-193197
特開昭60-193197

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