特許

J-GLOBAL ID：200903090488790484

半導体デバイス

発明者： ディディール・ベロト
出願人/特許権者： エスティマイクロエレクトロニクス
代理人 (1件)： 岡田 次生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-354226
公開番号（公開出願番号）：特開2000-183292
出願日： 1999年12月14日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】 集積回路内の結合ノイズを除去する。【解決手段】集積回路は、下部およびその上に絶縁層をもつ絶縁体上基板タイプの半導体基板を有し、上側の絶縁層の中にノイズエミッタである第1半導体ブロックおよびノイズ受信側である第2半導体ブロックが形成される。第1半導体ブロックは、基板の下部と共に第1キャパシタを規定し、第2半導体ブロックは、基板の下部と共に第2キャパシタを規定する。集積回路は、上側の絶縁層内の2つのブロック間に設けられる減結合手段をもつ。これらの減結合手段は、基板の下部と共にいわゆる減結合キャパシタを規定する少なくとも1つの半導体ウェルをもつ。減結合キャパシタの容量値は、第1および第2キャパシタのそれぞれの容量値よりも高くなるように選択される。

請求項（抜粋）：

接続ワイヤによって金属パッドに接続される接続端子を有する集積回路を樹脂カプセル内にもつ半導体デバイスであって、上記集積回路は、絶縁体上に基板を設けたタイプの半導体基板を備えており、上記半導体基板は、上側絶縁層と下部を有しており、上記下部と共に第1キャパシタを規定する、上記上側絶縁層内に形成された第1半導体ブロックと、上記下部と共に第2キャパシタを規定する、上記上側絶縁層内に形成された第2半導体ブロックと、上記2つのブロックの間に設けられた減結合手段と、を備え、上記減結合手段は、上記下部と共に減結合キャパシタを規定する少なくとも1つの半導体ウェルをもち、上記第1および第2キャパシタのそれぞれの容量値より大きい容量値をもつことを特徴とする、半導体デバイス。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/76 ,  H01L 27/12

FI (3件)：

H01L 27/04 C ,  H01L 27/12 C ,  H01L 21/76 M