特許
J-GLOBAL ID：200903090502786916
パーシャルレスポンス最尤検出信号処理のためのビタビ検出器
発明者：
出願人/特許権者：
代理人 (1件)：
稲岡 耕作 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-349247
公開番号（公開出願番号）：特開2002-230913
出願日： 2001年11月14日
公開日（公表日）： 2002年08月16日
要約：
【要約】【課題】パーシャルレスポンス最尤(PRML)信号処理装置に使用されるビタビ検出器。ビタビ検出器は、様々なパラメータを用いた様々なパーシャルレスポンス(PR)等化処理に使用可能であり、高速光ディスクシステムなどの様々なPRML信号処理装置に使用可能である。【解決手段】ビタビ検出器は、入力バッファ(1802)と、ブランチメトリック演算ユニット(1804)と、加算/比較/選択(ACR)回路(1806)と、パスメモリユニット(1808)と、クロックバッファ(1810)とを備えている。ビタビは、パラメータを用いたPR等化処理に関連したトレリス図関係を統合することによって得られる統合トレリス図関係に基づいて設計される。【効果】ビタビ検出器は、ハードウェア空間を節約し、様々なパラメータを用いてPR等化処理を好都合に変更できるという利点がある。
請求項（抜粋）：
パーシャルレスポンス最尤(PRML)信号処理装置に使用されるビタビ検出器であって、前記PRML信号処理装置は、パーシャルレスポンス(PR)イコライザを備え、前記PRイコライザは、PRイコライザ出力信号を逐次出力し、前記ビタビ検出器は、前記PRイコライザ出力信号を受信するために使用され、前記PRイコライザは、第1の周波数で動作し、前記ビタビ検出器は、第2の周波数で動作し、前記ビタビ検出器は、前記PRイコライザにおける複数のパラメータセットを用いたPR等化処理に応じてビタビ検出を実行可能であり、前記ビタビ検出器は、前記PRイコライザ出力信号を受信して、前記第1の周波数および前記第2の周波数に応じて前記PRイコライザ出力信号を選択的に逐次または並列に出力する入力バッファと、複数のブランチメトリックを得るために、前記入力バッファが出力する前記PRイコライザ出力信号を受信し、基準レベルレジスタに記憶されている基準レベル値を受信するブランチメトリック演算ユニットと、前記ブランチメトリックを受信して、複数のパスメトリックを演算し、複数のパス制御信号を得る加算/比較/選択(ACS)回路と、検出シーケンススイッチを備え、前記パス制御信号を受信して、記憶ユニットに記憶されている出力ビット値を前記検出シーケンススイッチへの入力として使用し、ビタビ検出器出力信号を出力するパスメモリユニットと、前記第2の周波数のクロック信号を生成して、前記第2の周波数の前記クロック信号を前記ブランチメトリック演算ユニット、前記ACS回路、前記パスメモリユニットに出力するためのクロックバッファとを備え、前記検出シーケンススイッチが、統合トレリス図関係に従って動作し、前記統合トレリス図関係が、前記PRイコライザにおける前記パラメータセットを用いた前記PR等化処理に関連するトレリス図関係を統合して、前記PRイコライザと前記ビタビ検出器をそれぞれ前記第1の周波数と前記第2の周波数で動作するように設定することによって得られ、前記統合トレリス図関係が、前記パラメータセットを用いた前記PR等化処理にそれぞれ関連する複数の出力ビットセットおよび複数の基準レベルセットを示し、前記出力ビットが、前記記憶ユニットに記憶され、前記基準レベルが、前記基準レベルレジスタに記憶され、前記第1および第2の周波数と、前記パラメータセットを用いた前記PR等化処理に応じて、前記記憶ユニットおよび前記基準レベルレジスタが、それぞれ、前記出力ビット値、前記基準レベル値を出力するようになっているビタビ検出器。
IPC (4件)：
G11B 20/14 341
, G11B 20/10 321
, H03M 13/23
, H04N 5/92
G11B 20/14 341 B
, G11B 20/10 321 A
, H03M 13/23
, H04N 5/92 H
5C053FA24
, 5C053GA20
, 5C053GB14
, 5C053GB15
, 5D044BC02
, 5D044CC04
, 5D044FG01
, 5D044FG02
, 5D044FG05
, 5D044GL02
, 5D044GL32
, 5J065AA01
, 5J065AB01
, 5J065AC03
, 5J065AD10
, 5J065AE06
, 5J065AF01
, 5J065AG05
, 5J065AH06
, 5J065AH23
