特許

J-GLOBAL ID：200903090527138765

回路試験装置

発明者： 江頭 清 ,  土橋 勇 ,  高橋 実
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-274685
公開番号（公開出願番号）：特開平8-136614
出願日： 1994年11月09日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 プリント基板等の被試験回路を試験する回路試験装置に関し、試験時間の短縮を図る。【構成】 試験制御部1と複数の試験回路部21 〜2n とを、アドレスバスAB,制御バスCB,データバスDB及びエラー信号線ESを介して接続し、各試験回路部21 〜2n の試験回路3に被試験回路101 〜10n を接続して試験を実行する。試験回路部21 〜2n の制御回路4は、個別試験か並列試験かの指示を設定する共通レジスタ5と、個別アドレス設定部8の個別アドレスと試験制御部1からの個別アドレスと照合するアドレス照合回路7と、試験結果のデータをオア接続部9を介してデータバスDBに送出し、そのデータバスDB上のデータと試験結果のデータとを照合し、照合不一致の時にエラー信号を試験制御部1に送出するデータ照合回路6とを備えている。

請求項（抜粋）：

試験制御部と複数の試験回路部とをバスを介して接続し、前記複数の試験回路部にそれぞれ被試験回路を接続して該被試験回路の試験を行う回路試験装置に於いて、前記試験回路部は、前記被試験回路に対応した試験データの送出及び試験結果のデータを受信して処理する試験回路と、該試験回路を制御する制御回路とを含み、該制御回路は、個別試験か並列試験かを指示する共通レジスタと、前記試験結果のデータをデータバスにオア接続によって送出し、該データバス上のデータと自試験回路部からの前記試験結果のデータとを照合し、照合不一致の時にエラー信号を送出するデータ照合回路とを備えたことを特徴とする回路試験装置。