半導体集積回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-052444
公開番号（公開出願番号）：特開2000-251470
出願日： 1999年03月01日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】複数のメモリバンクに格納された連続的なデータを任意の位置から取得する動作の効率を向上させる。【解決手段】バッファ書き込み回路(52)は、同期型メモリ(7)からメモリバンクを切換えながらバーストアクセスで読み出されるデータをワード単位でバッファメモリに書き込む。同期型メモリは、連続データをバーストアクセスの連続アクセスワード数毎に順次メモリバンクを切換えて格納可能である。バッファ書き込み回路は、メモリバンクの指定とバーストアクセス先頭ワード位置の指定とを行うアドレス情報(A9,A2〜A0)を入力し、バーストアクセスによる連続アクセスワード数のバンク数倍に応ずるワード数の範囲の先頭位置に対する前記アドレス情報で指定される先頭ワードまでのワード数に応じて書き込みアドレスの発生順序を変更し、データバッファにメモリバンクからのデータ語を本来のデータ配列順に変更して書き込み制御する。

請求項（抜粋）：

クロック信号に同期してバーストアクセス可能であって複数のメモリバンクを有する同期型メモリに対するアクセス制御が可能なメモリアクセス制御回路を有する半導体集積回路であって、前記メモリアクセス制御回路は、バッファメモリと、前記同期型メモリからメモリバンクを切換えながらバーストアクセスで読み出されるデータをデータ語単位で前記バッファメモリに書き込むための書き込みアドレスを生成するバッファ書き込み回路とを有し、前記同期型メモリは、連続データをバーストアクセスによる連続アクセスデータ語数毎に順次メモリバンクを切換えて格納可能であり、前記バッファ書き込み回路は、前記メモリバンクを指定する第1アドレス情報と、バーストアクセスの先頭データ語の位置を指定する第2アドレス情報とを入力し、バーストアクセスによる連続アクセスデータ語数のバンク数倍の数に応ずるデータ語数の範囲における先頭位置から前記第1及び第2アドレス情報で指定される先頭データ語の位置までのデータ語数の差に応じて書き込みアドレスの発生順序を変更し、データバッファにメモリバンクからのデータ語を前記連続データの配列順に応ずる順序に配列変更して書き込み制御するものであることを特徴とする半導体集積回路。

IPC (3件)：

G11C 11/407 , G06F 12/06 521 , G11C 11/401

FI (4件)：

G11C 11/34 362 S , G06F 12/06 521 E , G11C 11/34 362 H , G11C 11/34 371 H

Fターム (6件)：

5B024AA15 , 5B024BA29 , 5B024CA16 , 5B024CA19 , 5B060AB13 , 5B060AB19

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