半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-027207
公開番号（公開出願番号）：特開2000-223699
出願日： 1999年02月04日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】本発明は、メタルゲート電極を有するMISFETの製造において、局所配線やソース・ドレイン拡散層上コンタクトを形成する場合にも、工程数の増加を抑制できるようにすることを最も主要な特徴とする。【解決手段】たとえば、シリコン基板11の能動素子部上にダミーのゲート電極を形成した後、全面に、TEOS膜22を堆積し、その表面を平坦化する。この後、ダミーのゲート電極を除去して、メタルゲート電極30の形成部を開孔する。また、ゲート絶縁膜25を堆積した後、局所配線31およびコンタクト・プラグ32の形成部をそれぞれ開孔する。そして、各形成部内にそれぞれチタニウム/窒化チタニウム積層膜28およびタングステン膜29を埋め込むことにより、メタルゲート電極30の形成と同時に、局所配線31およびコンタクト・プラグ32を形成するようになっている。

請求項（抜粋）：

MIS(Metal Insulator Semiconductor )型構造を有する半導体装置の製造方法において、前記半導体装置のゲート電極を、少なくとも局所配線およびソース・ドレイン拡散層上コンタクトのいずれかと同時に、かつ同層で形成するようにしたことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/336

Fターム (27件)：

5F040DC01 , 5F040EC01 , 5F040EC03 , 5F040EC04 , 5F040EC08 , 5F040EC19 , 5F040EC20 , 5F040ED03 , 5F040ED04 , 5F040EE05 , 5F040EF02 , 5F040EH02 , 5F040EH07 , 5F040EJ02 , 5F040EJ03 , 5F040EJ07 , 5F040EK05 , 5F040EM02 , 5F040FA02 , 5F040FA03 , 5F040FA05 , 5F040FA07 , 5F040FA10 , 5F040FB02 , 5F040FB05 , 5F040FC19 , 5F040FC21

引用特許：

審査官引用 (2件)

MOS型電界効果トランジスタ及びその製造方法
公報種別：公開公報出願番号：特願平9-000306 出願人：ソニー株式会社
特開昭63-086569

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