メモリ素子内の欠陥セルに対処する回路、システム、および方法

発明者：
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-516140
公開番号（公開出願番号）：特表平11-501435
出願日： 1995年11月06日
公開日（公表日）： 1999年02月02日
要約：

【要約】メモリ(104)、行および列をなして配列されたメモリセルのアレイ(204)を含むデータ処理システム(100)が提供され、それぞれの行はアドレスによりアドレス指定可能である。アレイ(204)の行の選択されたものをアクセスするためのアドレスを発生する、アドレス発生回路(201/202)が備えられている。連合メモリ(203)が、アドレス発生回路(201/202)に結合せしめられ、アドレス発生回路(201/202)から受取られアレイ(204)の行の1つの欠陥行をアドレス指定する第1アドレスを、アレイ(204)内の行の1つの動作行をアドレス指定する第2アドレスに翻訳し、該第2アドレスは前記メモリへ送られる。

請求項（抜粋）：

行および列をなして配列されたメモリセルのアレイを含むメモリであって、それぞれの前記行がアドレスによりアドレス指定可能である、前記メモリと、前記行の選択されたものをアクセスするための前記アドレスを発生するアドレス発生回路と、前記アドレス発生回路に結合せしめられた連合メモリであって、前記アドレス発生回路から受取った、前記行の欠陥行をアドレス指定している第1の前記アドレスを、前記行の動作行をアドレス指定する第2の前記アドレスに翻訳し、該第2アドレスが前記メモリへ送られる、前記連合メモリと、を含む、データ処理システム。

IPC (4件)：

G11C 29/00 603 , G09G 5/00 , G09G 5/00 550 , G09G 5/00 555

FI (4件)：

G11C 29/00 603 B , G09G 5/00 X , G09G 5/00 550 T , G09G 5/00 555 J

引用特許：

審査官引用 (5件)

特公昭48-014614
特開昭62-250599
特開平2-246099

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