特許
J-GLOBAL ID：200903090600011124
計算機
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-036374
公開番号（公開出願番号）：特開平6-250868
出願日： 1993年02月25日
公開日（公表日）： 1994年09月09日
要約：
【要約】【目的】 3組の演算制御部を独立に構成し、これに同一の演算を同時に実行させ、入出力制御部によってその結果の多数決を行うことにより、エラーを排除することを目的としている。【構成】 メモリ1、CPU2、制御回路7、出力情報を格納するFIFO14から成る演算制御部15を3組独立に構成する。3組の演算制御部15を同時にかつ周期的に起動させる基準信号6を発生する基準信号発生回路5、CPU18、演算制御部15のFIFO14を順番に選択する選択回路17から成る入出力制御部21を構成する。【効果】 3組の演算制御部15を基準信号6によって独立して動作させることによって、データ出力の同期が容易になると共に、エラーが発生しても容易に検出、分離ができる効果を有する。
請求項（抜粋）：
プログラムを格納するメモリ、演算を実行するCPU、CPUの実行及び停止などの制御をする制御回路、CPUからの出力情報を先頭番地から順番に格納するファーストイン・ファーストアウトメモリ、CPUへの動作用クロックを供給するクロック発生回路から成る独立したタイミングで動作する3組の演算制御部、前記3組の演算制御部を同時にかつ周期的に実行させる基準信号を供給する基準信号発生回路、3組の演算制御部の出力情報が格納された上記ファーストイン・ファーストアウトメモリを順番に選択していく選択回路、選択回路で選択されたファーストイン・ファーストアウトメモリからの出力情報を読み込み3組の出力情報の多数決処理をプログラムで実行するCPU、この多数決処理を実行するプログラムを格納するメモリ、前記CPUの動作用クロックを供給するクロック発生回路、多数決後の出力情報を外部装置へ出力する出力回路から成る入出力制御部から構成され、基準信号発生回路からの基準信号に同期させて3組の演算制御部を同時に実行させ、3組の演算制御部がプログラムの処理を完了した後に3組の演算制御部のファーストイン・ファーストアウトメモリから出力情報を選択回路を切り換えながら順番に入出力制御のCPUで読み込み、プログラムで多数決をとった後に入出力制御部の出力回路から外部装置に出力することを特徴とする計算機。
引用特許：
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