特許

J-GLOBAL ID：200903090610970928

半導体記憶装置の製造方法

発明者： 黒田 英明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-171587
公開番号（公開出願番号）：特開平5-343636
出願日： 1992年06月05日
公開日（公表日）： 1993年12月24日
要約：

【要約】【目的】 ビット線シールド型のDRAMにおける記憶ノード電極用のコンタクト孔をマスクを用いずに形成すると共に、メモリセル容量を増大させる。【構成】 W-ポリサイド膜32と層間絶縁膜33と多結晶Si膜34とをビット線のパターンに加工し、これらをSiO2 膜35で覆う。そして、SiO2 膜35と層間絶縁膜28とを連続的にエッチバックして、SiO2 膜35から成る側壁とコンタクト孔36とをW-ポリサイド膜32等に対して自己整合的に形成する。更に、多結晶Si膜37、34で記憶ノード電極を形成し、多結晶Si膜42でプレート電極を形成する。このため、多結晶Si膜34の側面によって、メモリセル容量が増大している。

請求項（抜粋）：

トランジスタの一方の拡散層にコンタクト孔を介して記憶ノード電極が電気的に接続されているキャパシタと前記トランジスタとでメモリセルが構成されている半導体記憶装置の製造方法において、ビット線をこのビット線上の第1の絶縁膜及びこの第1の絶縁膜上の第1の導電膜と同一のパターンで形成する工程と、前記パターンの側壁として第2の絶縁膜を形成すると同時に、この第2の絶縁膜に囲まれている前記コンタクト孔を開孔する工程と、前記コンタクト孔と前記第1の導電膜とを第2の導電膜で覆い、この第2の導電膜と前記第1の導電膜とで前記記憶ノード電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。