特許

J-GLOBAL ID：200903090662320425

入力位相差調整回路

発明者： 下村 展史
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-029671
公開番号（公開出願番号）：特開平9-224020
出願日： 1996年02月16日
公開日（公表日）： 1997年08月26日
要約：

【要約】【課題】 瞬時に位相関係が変化する場合でも簡単な回路構成で位相関係の修復を行えるようにする。【解決手段】 遅延回路1〜5は入力クロック信号を基に各々位相の異なるクロック信号を生成する。F/F6〜11は入力データを入力クロック信号及び遅延回路1〜5からのクロック信号によって夫々リタイミングする。F/F12〜17はF/F6〜11の出力データを次段のクロック信号でリタイミングする。排他的論理和回路18〜23は同一のクロック信号でリタイミングするF/F6〜11及びF/F12〜17各々の出力データの論理レベルを比較する。クロック選択制御部24は排他的論理和回路18〜23の出力信号を基に入力クロック信号及び遅延回路1〜5で遅延されたクロック信号のうち入力データを確実にリタイミングできるクロック信号を選択するよう選択回路25を制御する。

請求項（抜粋）：

複数の大規模集積回路から構成されかつ前記複数の大規模集積回路間でデータの送受信を行うパッケージに用いられる入力位相差調整回路であって、前記データとともに入力される入力クロック信号を遅延しかつ互いに異なる位相のクロック信号を生成する複数の遅延手段と、前記入力クロック信号及び前記複数の遅延手段各々で生成されたクロック信号を用いて前記データの変化点を検出する検出手段と、前記検出手段の検出結果を基に前記データのリタイミングに最適なクロック信号を前記入力クロック信号及び前記複数の遅延手段各々で生成されたクロック信号の中から選択する選択手段とを有することを特徴とする入力位相差調整回路。