同期型半導体記憶回路装置用内部クロック生成回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-057179
公開番号（公開出願番号）：特開平8-315572
出願日： 1996年03月14日
公開日（公表日）： 1996年11月29日
要約：

【要約】【課題】SDRAMの内部クロックを外部クロックと非同期の信号によって制御するときに、回路の動作に問題を起こす危険が生じる。【解決手段】第1の信号φ1を外部クロックから作り、第2の信号φ2を外部制御信号から作る。また第3の信号を第1の信号φ1の位相を進ませてつくる。さらに、第1の信号φ1および第2の信号φ2からD型フリップフロップにより制御信号φ4を作る。そしてSDRAMの内部クロックである位相が進んだクロックφ6を、第3の信号および第4の信号をRSフリップフロップとOR回路とによる回路に入力して作る。以上のような構成で、SDRAMの内部クロックを制御する。

請求項（抜粋）：

外部クロック信号が入力され当該外部クロック信号に同期した第1の信号を生成する第1の初段回路と、外部制御信号が入力され当該外部制御信号に同期した第2の信号を生成する第2の初段回路と、前記第1の信号と前記第2の信号が入力され制御信号を生成する第1の制御回路と、前記第1の信号が入力され当該第1の信号より位相が進んだタイミング補正信号を生成するタイミング補正回路と、前記タイミング補正信号と前記制御信号が入力され位相が進んだ内部クロックを生成する第2の制御回路とを備える同期型半導体記憶回路装置用内部クロック生成回路において、前記制御信号は前記第1の信号が第1の状態となったときの前記第2の信号の第1または第2の状態を反映し、前記位相が進んだ内部クロックは前記制御信号が第2の状態のときは前記タイミング補正信号の第1または第2の状態にしたがい前記制御信号が第1の状態のときは第2の状態になることを特徴とする同期型半導体記憶回路装置用内部クロック生成回路。

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