特許

J-GLOBAL ID：200903090676517922

非同期回路を備えたLSIのテスト手法とその評価装置

発明者： 岡田 昌幸
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-164680
公開番号（公開出願番号）：特開2001-343430
出願日： 2000年06月01日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】 テスタから2種類のクロックをLSIへ供給し、2種類のクロックエッジがテスタの分解能未満の範囲に接近した場合に、テスタが良品または不良品を判定する評価を行うことができなかった。【解決手段】 テスタから供給される第1のクロックをLSI内の非同期回路に入力する第1ステップと、テスタ以外の発振子から供給された、第1のクロックと同一周波数またはこれと同一ではないが定数倍の周波数を有する第2のクロックを非同期回路に入力する第2ステップと、発振子の誤差分のずれを第1および第2のクロックの変化位置の間に発生させる第3ステップとを備え、第1から第3ステップを複数回実行することによりテスタの分解能未満の範囲にこれら第1および第2のクロックの変化位置を設定するものである。

請求項（抜粋）：

テスタから供給される第1の信号をLSI内の非同期回路に入力する第1ステップと、上記テスタ以外の発振子から供給された、上記第1の信号と同一周波数またはこれと同一ではないが定数倍の周波数を有する第2の信号を上記非同期回路に入力する第2ステップと、上記発振子の誤差分のずれを上記第1および第2の信号の変化位置の間に発生させる第3ステップとを備えた非同期回路を備えたLSIのテスト方法において、上記第1から第3ステップを複数回実行することにより上記テスタの分解能未満の範囲に第1および第2の信号の変化位置を設定することを特徴とする非同期回路を備えたLSIのテスト手法。

IPC (2件)：

G01R 31/28 ,  G01R 31/3183

FI (3件)：

G01R 31/28 H ,  G01R 31/28 P ,  G01R 31/28 Q

Fターム (7件)：

2G032AA01 ,  2G032AB06 ,  2G032AC03 ,  2G032AD06 ,  2G032AE07 ,  2G032AG07 ,  2G032AK02