特許
J-GLOBAL ID：200903090689961147
サージ保護回路および半導体集積回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-279665
公開番号（公開出願番号）：特開2001-102874
出願日： 1999年09月30日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 個々のトランジスタの耐圧を下げてもサージ電圧からアンプを保護できるサージ保護回路を提供することにある。【解決手段】 第1の電源電圧端子(VCC)と第2の電源電圧端子(GND)との間に直列に接続された2つの出力トランジスタ(M1,M2)を含むプッシュプル形の出力回路(21)を備えた半導体集積回路において、電源電圧端子(VCC)に印加された過大な電圧を検出するサージ検出回路(51)と、サージ検出手段によって出力トランジスタ(M1,M2)を高抵抗状態にするカットオフ手段(23)と、電源電圧端子(VCC)に過大な電圧が印加された場合に該過大電圧を分割して上記複数の出力トランジスタ(M1,M2)に振り分ける過大電圧分配手段(22)とを備えて構成される。
請求項（抜粋）：
第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された2個の出力トランジスタを含むプッシュプル形の出力回路を備えた半導体集積回路において、電源電圧端子に印加された過大な電圧を検出するサージ検出回路と、サージ検出手段によって上記出力トランジスタを高抵抗状態にするカットオフ手段と、電源電圧端子に過大な電圧が印加された場合に該過大電圧を分割して上記2つの出力トランジスタに振り分ける過大電圧分配手段とを備えていることを特徴とするサージ保護回路。
Fターム (23件)：
5J091AA02
, 5J091AA17
, 5J091AA41
, 5J091CA35
, 5J091CA57
, 5J091CA92
, 5J091FA01
, 5J091FP03
, 5J091FP06
, 5J091GP02
, 5J091HA08
, 5J091HA10
, 5J091HA18
, 5J091HA20
, 5J091HA25
, 5J091HA29
, 5J091KA00
, 5J091KA03
, 5J091KA62
, 5J091MA21
, 5J091SA05
, 5J091TA01
, 5J091TA06
