特許
J-GLOBAL ID：200903090703182946
半導体集積回路、およびその回路設計方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-102295
公開番号（公開出願番号）：特開2000-294654
出願日： 1999年04月09日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】 面積を増大させることなく、配線工程のみのマスク変更で初期値が変更可能な初期値設定手段を設けたFPGAを備えた半導体集積回路の提供。【解決手段】 書き換えが可能な記憶素子40と、この記憶素子40に記憶された回路情報に基づいて配線接続を制御するスイッチング素子50とを含むとともに、記憶素子40とスイッチング素子50との間に、一対の初期設定切換兼用素子53,54を設け、この一対の初期設定切換兼用素子53,54の内、一方たとえば53がスイッチング素子50の初期状態を設定するための初期設定手段として構成される場合には、他方たとえば54が初期値/非初期値の切換設定手段として構成される。
請求項（抜粋）：
書き換えが可能な記憶素子と、この記憶素子に記憶された回路情報に基づいて配線接続を制御するスイッチング素子とを含むFPGAが設けられた半導体集積回路において、前記FPGAの前記記憶素子と前記スイッチング素子との間に、一対の初期設定切換兼用素子を設け、この一対の初期設定切換兼用素子の内、一方が前記スイッチング素子の初期状態を設定するための初期設定手段として構成される場合には、他方が初期値/非初期値の切換設定手段として構成されることを特徴とする半導体回路。
IPC (2件)：
FI (2件)：
H01L 21/82 A
, H03K 19/177
5F064AA03
, 5F064AA08
, 5F064BB15
, 5F064BB19
, 5F064FF04
, 5F064FF24
, 5F064FF36
, 5J042AA10
, 5J042BA04
, 5J042CA08
, 5J042CA09
, 5J042CA20
, 5J042DA01
, 5J042DA02
