特許

J-GLOBAL ID：200903090704890154

半導体集積回路装置およびその製造方法

発明者： 黒田 謙一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-162144
公開番号（公開出願番号）：特開2001-345430
出願日： 2000年05月31日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】 MISFETにより素子間の分離を行い、微細な領域での素子分離および半導体集積回路の高集積化を図る。【解決手段】 素子分離用MISFETGINのゲート電極の導電型と半導体基板1(p型ウエル3)の主表面の導電型とを同一導電型(p型)とし、素子構成用MISFETTN1、TN2のゲート電極の導電型と半導体基板1(p型ウエル3)の主表面の導電型と逆導電型(n型)とする。その結果、素子分離用MISFETGINのゲート電極と半導体基板1の主表面との仕事関数差が、素子構成用MISFETTN1、TN2のそれより大きくなり、素子分離用MISFETGINの閾値が高くなることにより素子分離を行うことができる。

請求項（抜粋）：

半導体基板の主表面に素子構成用MISFETおよび素子分離用MISFETが形成された半導体集積回路装置であって、(a)前記素子構成用MISFETおよび素子分離用MISFETは、前記半導体基板中に形成されたソースおよびドレインと、(b)前記ソースおよびドレイン間上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成され、不純物を有するゲート電極とを有し、(d)前記素子分離用MISFETのゲート電極と半導体基板の主表面との仕事関数差は、前記素子構成用MISFETのゲート電極と半導体基板の主表面との仕事関数差より大きいこと、を特徴とする半導体集積回路装置。

IPC (9件)：

H01L 27/08 331 ,  H01L 21/76 ,  H01L 27/118 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (7件)：

H01L 27/08 331 B ,  H01L 21/76 S ,  H01L 21/82 M ,  H01L 27/04 A ,  H01L 27/08 102 C ,  H01L 29/78 301 R ,  H01L 29/78 301 P

Fターム (60件)：

5F032AA35 ,  5F032AA44 ,  5F032AC04 ,  5F032CA03 ,  5F032CA11 ,  5F032CA17 ,  5F032DA02 ,  5F032DA07 ,  5F032DA24 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F032DA74 ,  5F032DA78 ,  5F038EZ04 ,  5F038EZ13 ,  5F038EZ16 ,  5F038EZ20 ,  5F040DA00 ,  5F040DC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC12 ,  5F040EF02 ,  5F040EK00 ,  5F040EK05 ,  5F040EM05 ,  5F040FA07 ,  5F040FA11 ,  5F040FA18 ,  5F040FB03 ,  5F040FC10 ,  5F040FC11 ,  5F040FC21 ,  5F048AA01 ,  5F048AA04 ,  5F048AA09 ,  5F048AB02 ,  5F048AB03 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB13 ,  5F048BB15 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BF06 ,  5F048BG14 ,  5F048BH04 ,  5F048BH09 ,  5F048DA19 ,  5F048DA27 ,  5F064CC09 ,  5F064CC12 ,  5F064DD05 ,  5F064GG01