特許
J-GLOBAL ID：200903090714327059
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平10-027470
公開番号（公開出願番号）：特開平11-224137
出願日： 1998年02月09日
公開日（公表日）： 1999年08月17日
要約：
【要約】【課題】 半導体集積回路内のクロック信号の入力点から分配先までの中継バッファに起因したスキューを緩和させる。【解決手段】 末端の回路ブロック(101)に入力するクロック信号よりも低い周波数のクロック信号を外部から受ける第2のPLL回路(102)と、第2のPLL回路(102)で生成したクロック信号を受け回路ブロック(101)毎に搭載された第1のPLL回路(103)とを備え、外部から入力したクロック信号は第2のPLL回路を介して第1のPLL回路に供給され、第1のPLL回路から回路ブロック(101)内の各末端の分配先に供給される。外部から低い周波数のクロック信号を半導体集積回路に入力するため、クロック信号の入力点から分配先までの中継バッファの段数を軽減できる。
請求項（抜粋）：
第1のクロック信号が入力される夫々所定の回路を有する回路ブロックを複数個備えた半導体集積回路であって、外部から上記第1のクロック信号より低い周波数の第2のクロック信号を受ける第1の回路と、上記第1の回路から上記複数の回路ブロックへ上記第1のクロック信号よりも周波数の低い第3のクロック信号を分配する配線と、上記複数の回路ブロック毎に搭載され上記第3のクロック信号から上記第1のクロック信号を生成する第1のPLL回路とを備え、上記第1のPLL回路から上記複数の回路ブロック内の多数の回路に上記第1のクロック信号を分配するものであることを特徴とする半導体集積回路。
IPC (2件)：
FI (2件)：
G06F 1/04 320 B
, H03L 7/06 A
