特許

J-GLOBAL ID：200903090721173776

論理回路検査点解析装置,解析方法

発明者： 中尾 教伸 ,  小林 誠治 ,  畠山 一実
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-062507
公開番号（公開出願番号）：特開平11-258313
出願日： 1998年03月13日
公開日（公表日）： 1999年09月24日
要約：

【要約】【課題】テストパターン数に応じて、論理回路検査点の挿入位置を最適化する。【解決手段】検査点指標計算部111は、回路情報122とテストパターン数123から、与えられたテストパターン数における故障検出率を反映したパターン数考慮テストコストを含む検査点指標情報124を計算する。検査点決定部112は、検査点指標情報124から、パターン数考慮テストコストが最小の検査点候補をあらたな検査点として決定し、検査点情報125を作成する。以上の処理を与えられた検査点数等の終了条件を満たすまで繰り返す。

請求項（抜粋）：

複数の素子が接続されて構成される論理回路の各信号線ごとに、検査点を挿入した場合のテストコストを求めて、上記論理回路に挿入する検査点の位置と回路の型を決定する論理回路検査点の解析方法において、上記論理回路の各信号線についての可制御性と可観測性とを求め少なくとも上記求めた可制御性と可観測性及び上記論理回路に与えるテストパターンの数に基づいて各信号線ごとに検査点を挿入した場合のテストコストを求め、そのテストコストに基づいて、挿入する検査点の位置と回路の型を決定することを特徴とする論理回路検査点の解析方法。

IPC (4件)：

G01R 31/317 ,  G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G01R 31/28 A ,  G01R 31/28 V ,  H01L 27/04 T