特許

J-GLOBAL ID：200903090727369257

PMOS出力回路

発明者： 高井 一兆
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-182416
公開番号（公開出願番号）：特開平6-334505
出願日： 1993年07月23日
公開日（公表日）： 1994年12月02日
要約：

【要約】【目的】 電源オフ時、出力端子に電圧が加わっても、電源に電流が流れないPMOS出力回路を得る。【構成】 出力回路のPMOSトランジスタ1のバックゲート2をPNPトランジスタ22で電源8に接続し、PMOSトランジスタ1のドレインとゲート3が第2のPMOSトランジスタ11で電源オフ時に短絡されるように構成する。

請求項（抜粋）：

そのソースが電源に接続され、そのドレインが出力端子に接続されたPMOSトランジスタを出力トランジスタとするPMOS出力回路において、上記出力トランジスタのゲートに所定の電圧を印加して該トランジスタを駆動するトランジスタ駆動手段と、上記出力トランジスタのバックゲートに電圧を与え、かつ上記電源がオフした時に、電流が、上記出力端子より上記出力トランジスタのドレインからそのバックゲートを介して上記電源に逆流するのを阻止する第1の逆バイアス電流阻止手段と、上記電源オフ時、上記出力トランジスタのドレインとゲートを短絡することにより、電流が、上記出力端子より上記出力トランジスタを介して上記電源に逆流するのを防止する第2の逆バイアス電流阻止手段とを備えたことを特徴とするPMOS出力回路。

IPC (2件)：

H03K 17/687 ,  H03K 19/0175

FI (2件)：

H03K 17/687 E ,  H03K 19/00 101 F