特許
J-GLOBAL ID：200903090731187449
演算増幅回路
発明者：
出願人/特許権者：
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代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-089003
公開番号（公開出願番号）：特開平7-297653
出願日： 1994年04月27日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 演算増幅回路の貫通電流を低減する。【構成】 出力端子Out2と入力端子In3を接続してボルテージホロワの演算増幅回路を構成した場合、入力信号S3のレベルに応じて差動対NMOS41,42がオン状態が変化する。そのため、PMOS43,44のオン状態が変化し、ノードN8の電圧でPMOS61のオン、オフが変化する。同様に、入力信号S3のレベルに応じて差動対PMOS51,52がオン状態が変化し、NMOS53,54のオン状態が変化してノードN9の電圧でNMOS62のオン、オフ状態が変化する。NMOS41の相互コンダクタンスgm41は、NMOS42の相互コンダクタンスgm42よりも大きく、PMOS61及びNMOS62が同時にオンすることがない。抵抗63はNMOS62に電流を供給し、この演算増幅回路の出力がハイインピーダンスとなることを防止する。
請求項（抜粋）：
入力信号のレベルを検出し該入力信号のレベルに応じて高レベルまたは低レベルとなる第1の信号を生成する第1の増幅部と、前記入力信号のレベルを前記第1の増幅部に対して相補的に検出し該入力信号のレベルに応じて高レベルまたは低レベルとなる第2の信号を生成する第2の増幅部と、制御電極と該制御電極に与えられた電圧によりオン,オフ制御される第1及び第2の電極を持ち前記第1の信号が該制御電極に供給されかつ該第1の電極が第1の電源電位に接続された第1導電型の第1のトランジスタと、制御電極と該制御電極に与えられた電圧により前記該第1導電型とは相補的にオン,オフ制御される第1及び第2の電極を持ち前記第2の信号が該制御電極に供給され該第2の電極が前記第1のトランジスタの第2の電極に接続されかつ該第1の電極が第2の電源電位に接続された第2導電型の第2のトランジスタとを有した出力段とを備え、前記第1及び第2のトランジスタの接続ノードから前記入力信号のレベルに応じた前記第1の電源電位または第2の電源電位を送出する演算増幅回路において、前記第1の増幅部及び第2の増幅部は、前記第1及び第2のトランジスタが同時にオン状態とならないレベルの前記第1及び第2の信号をそれぞれ生成する構成とし、前記第1と第2のトランジスタの接続点に対し、前記第1または第2の電源電位から電流を供給するハイインピーダンス防止手段を設けた、ことを特徴とする演算増幅回路。
IPC (4件)：
H03F 3/45
, H03K 17/16
, H03K 17/687
, H03K 19/0175
H03K 17/687 F
, H03K 19/00 101 F
